集成電路設計的流程步驟精選(九篇)

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第1篇：集成電路設計的流程步驟范文

關鍵詞：集成電路設計企業；項目成本管理

中圖分類號：F275 文獻標識碼：A

收錄日期：2017年3月12日

一、前言

2016年以來，全球經濟增速持續放緩，傳統PC業務需求進一步萎縮，智能終端市場的需求逐步減弱。美國半導體行業協會數據顯示，同年1～6月全球半導體市場銷售規模依舊呈現下滑態勢，銷售額為1，574億美元，同比下降5.8%。國內，經過國家集成電路產業投資基金實施的《國家集成電路產業發展推進綱要》將近兩年的推動，適應集成電路產業發展的政策環境和投融資環境基本形成，我國的集成電路產業繼續保持高位趨穩、穩中有進的發展態勢。據中國半導體行業協會統計，2016年1～6月全行業實現銷售額為1，847.1億元，同比增長16.1%，其中，集成電路設計行業繼續保持較快增速，銷售額為685.5億元，同比增長24.6%，制造業銷售額為454.8億元，同比增長14.8%，封裝測試業銷售額為706.8億元，同比增長9.5%。

國務院在2000年就開始下發文件鼓勵軟件和集成電路企業發展，從政策法規方面，鼓勵資金、人才等資源向集成電路企業傾斜；2010年和2012年更是聯合國家稅務總局下發文件對集成電路企業進行稅收優惠激勵。2013年國家發改委等五部門聯合下發發改高技[2013]234號文，凡是符合認定的集成電路設計企業均可以享受10%的所得稅優惠政策。近年來又通過各個部委、省、市和集成電路產業投資基金對國內的集成電路設計企業進行大幅度的、多項目的資金扶持，以期能縮短與發達國家的差距。因此，對于這樣一個高投入、高技術、高速發展的產業，國家又大力以項目扶持的產業，做好項目的成本管理非常必要。

二、項目成本管理流程

ο钅康某殺竟芾硪話惴治以下幾個環節：

（一）項目成本預測。成本預測是指通過分析項目進展中的各個環節的信息和項目進展具體情況，并結合企業自身管理水平，通過一定的成本預測方法，對項目開展過程中所需要發生的成本費用及在項目進展過程中可能發生的合理趨勢和相關的成本費用作出科學合理的測算、分析和預測的過程。對項目的成本預測主要發生在項目立項申請階段，成本預測的全面準確對項目的進展具有重要作用，是開展項目成本管理的起點。

（二）項目成本計劃。成本計劃是指在項目進展過程中對所需發生的成本費用進行計劃、分析，并提出降低成本費用的措施和具體的可行方案。通過對項目的成本計劃，可以把項目的成本費用進行分解，將成本費用具體落實到項目的各個環節和實施的具體步驟。成本計劃要在項目開展前就需要完成，并根據項目的進展情況，實施調節成本計劃，逐步完善。

（三）項目成本控制。成本控制是指在項目開展過程中對項目所需耗用的各項成本費用按照項目的成本計劃進行適當的監督、控制和調節，及時預防、發現和調整項目進行過程中出現的成本費用偏差，把項目的各項成本費用控制在既定的項目成本計劃范圍內。成本控制是對整個項目全程的管控，需要具體到每個項目環節，根據成本計劃，把項目成本費用降到最低，并不斷改進成本計劃，以最低的費用支出完成整個項目，達到項目的既定成果。

（四）項目成本核算。成本核算是指在項目開展過程中，整理各項項目的實際成本費用支出，并按照項目立項書的要求進行費用的分類歸集，然后與項目成本計劃中的各項計劃成本進行比對，找出差異的部分。項目的成本核算是進行項目成本分析和成本考核的基礎。

（五）項目成本分析。成本分析是指在完成成本核算的基礎上，對整個完工項目進行各項具體的成本費用分析，并與項目成本計劃進行差異比對，找出影響成本費用波動的原因和影響因素。成本分析是通過全面分析項目的成本費用，研究成本波動的因素和規律，并根據分析探尋降低成本費用的方法和途徑，為新項目的成本管理提供有效的保證。

（六）項目成本考核。成本考核是指在項目完成后，項目驗收考核小組根據項目立項書的要求對整個項目的成本費用及降低成本費用的實際指標與項目的成本計劃控制目標進行比對和差異考核，以此來綜合評定項目的進展情況和最終成果。

三、集成電路設計企業項目流程

集成電路設計企業是一個新型行業的研發設計企業，跟常規企業的工作流程有很大區別，如下圖1所示。（圖1）

集成電路設計企業項目組在收到客戶的產品設計要求后，根據產品需求進行IC設計和繪圖，設計過程中需要選擇相應的晶圓材料，以便滿足設計需求。設計完成后需要把設計圖紙制造成光刻掩膜版作為芯片生產的母版，在IC生產環節，通過光刻掩膜版在晶圓上生產出所設計的芯片產品。生產完成后進入下一環節封裝，由專業的封裝企業對所生產的芯片進行封裝，然后測試相關芯片產品的參數和性能是否達到設計要求，初步測試完成后，把芯片產品返回集成電路設計企業，由設計企業按照相關標準進行出廠前的測試和檢驗，最后合格的芯片才是項目所要達到成果。

對于集成電路設計企業來說，整個集成電路的設計和生產流程都需要全方位介入，每個環節都要跟蹤，以便設計的產品能符合要求，一旦一個環節出了問題，例如合格率下降、封裝不符合要求等，設計的芯片可能要全部報廢，無法返工處理，這將會對集成電路設計企業帶來很大損失。因此，對集成電路設計企業的項目成本管理尤為重要。

四、IC設計企業的項目成本管理

根據項目管理的基本流程，需要在IC項目的啟動初期，進行IC項目的成本預測，該成本預測需要兼顧到IC產品的每個生產環節，由于IC的生產環節無法返工處理，因此在成本預測時需要考慮失敗的情況，這將加大項目的成本費用。根據成本預測作出項目的成本計劃，由項目組按照項目成本計劃對項目的各個環節進行成本管控，一旦發現有超過預期的成本費用支出，需要及時調整成本計劃，并及時對超支的部分進行分析，降低成本費用的發生，使項目回歸到正常的軌道上來。成本控制需要考慮到IC的每個環節，從晶圓到制造、封裝、測試。

項目成本核算是一個比較艱巨的工作。成本核算人員需要根據項目立項書的要求，對項目開展過程中發生的一切成本費用都需要進行分類歸集。由于IC產品的特殊性，產品從材料到生產、封裝、測試，最后回到集成電路設計企業都是在第三方廠商進行，每一個環節的成本費用無法及時掌握，IC產品又有其特殊性，每種產品在生產過程中，不僅依賴于設計圖紙，而且依賴于代工的工藝水平，每個批次的合格率并不盡相同，其成品率通常只有在該種產品的所有生產批次全部回到設計企業并通過質量的合格測試入庫后時才能準確得出。然而，設計企業的產品并不是一次性全部生產出來，一般需要若干個批次，因此在IC制造階段無法準確知道晶圓上芯片的準確數量，只能根據IC生產企業提供的IC產品數量進行預估核算，在后面的封裝和測環節，依然無法準確獲得IC產品的準確數量。在IC產品完全封裝測試返回設計企業后，才能在專業的設備下進行IC產品數量的最終確定，然而項目核算需要核算每一個環節的成本。因此，核算人員需要根據IC產品的特點或者前期的IC產品進行數量的估算進行核算，待項目完成后再進行差異調整。在成本費用的分類和核算上，如果有國家撥款的項目，需要對項目所使用的固定資產進行固定資產的專項輔助核算，在專項核算中需要列明購買固定資產的名稱、型號、數量、生產廠商、合同號、發票號、憑證號等，登記好項目所用的固定資產臺賬，以便在項目完工后，項目驗收能如期順利通過。

項目成本分析和項目成本考核是屬于項目管理完工階段需要做的工作，根據整個項目進展中發生的成本費用明細單，與成本計劃進行分類比對和分析，更好地對整個項目進行價值評定，找出差異所在，確定發生波動的原因，以便對項目的投資收益進行準確的判斷，確定項目和項目組人員的最終成果。

五、總結

項目成本管理是集成電路設計企業非常重要的一項經濟效益指標；而集成電路設計行業是一個技術發展、技術更新非常迅速的行業，IC設計企業要在這個競爭非常激烈的行業站住腳跟或者有更好的發展，就必須緊密把握市場變化趨勢，不斷地進行技術創新、改進技術或工藝，及時調整市場需求的產品設計方向，持續不斷地通過科學合理的成本控制方法，從技術上和成本上建立競爭優勢；同時，充分利用國家對于集成電路產業的優惠政策，特別是對集成電路設計企業的優惠政策，加大對重大項目和新興產業IC芯片應用的研發和投資力度；合理利用中國高等院校、科研院所在集成電路、電子信息領域的研究資源和技術，實現產學研相結合的發展思路，縮短項目的研發周期；通過各種途徑加強企業的項目成本控制，來提高中國IC設計企業整體競爭實力，縮短與國際廠商的差距。

主要參考文獻：

[1]中國半導體行業協會.cn.

第2篇：集成電路設計的流程步驟范文

[STHZ]1[STBZ]專用集成電路設計重點實驗室的實驗教學改革實踐 江蘇省專用集成電路設計重點實驗室（后簡稱“實驗室”）有專職教師20人，承擔南通大學杏林學院集成電路與集成系統專業實驗課程12門，實驗室近三年承擔各級各類科研項目75項，79篇，其中SCI、EI論文43篇，有著良好的科研基礎和科研成果。實驗室老師在實驗教學過程中，注重結合自身的科研方向向學生介紹集成電路相關新技術和新方法，并將計算機建模和仿真的新技術貫穿于專業實驗教學中。比如，在“模擬電路”實驗教學中引入Spice仿真軟件，在“數字電路”實驗教學中引入Quartus軟件等。在設置的探索性實驗課程中，只給學生引出若干思路，學生利用相關軟件可在課堂內外自主練習，在互聯網上查找相關技術資料，設計實驗方案和實驗步驟。通過這種引導，該專業學生對新技術掌握較快，在探索過程中遇到不懂的環節能相互進行探討，主動向教師請教，逐步培養了自主式、合作式的學習習慣。

集成電路設計與集成系統專業培養掌握集成電路基本理論、集成電路設計基本技能，掌握集成電路設計的EDA工具，熟悉電路、計算機、信號處理、通信等相關系統知識，從事集成電路研究、設計、開發及應用，具有一定創新能力的應用型高級集成電路和電子系統集成技術人才。圍繞該培養目標，實驗教學內容上進行了與時俱進的改革。比如將LQFP64封裝建模與仿真分析這一科研案例應用于實驗教學中。實際科研案例的使用使得理論知識變得生動形象，加深了學生對基本理論知識的理解，學生學習興趣和學習動力有了顯著提高，能獨立完成封裝建模、仿真到最后優化的整個流程，為后續專業學習和就業打下牢固的基礎，適應了我校獨立學院“厚基礎，強應用”的人才培養目標[2]。此外，教師緊密結合教學和科研實例編寫教材，根據電路設計相關工作編寫的《電路PSpice仿真實訓教程》被列為教育部高等學校電子電氣基礎教學指導分委員會推薦教材。

從2009年承擔集成電路與集成系統專業課程起，實驗室鼓勵高級職稱人員承擔實驗課程，指導學生開展創新性實驗項目。實驗室教師指導本科生積極參加省級、校級大學生實踐創新訓練計劃、校大學生課外學術科技作品等科技活動，獲批“江蘇省高校大學生實踐創新訓練計劃”2項、南通大學“大學生實踐創新訓練計劃”3項。所指導的集成電路設計與集成系統專業學生的參賽作品入圍第三屆 “華大九天杯”大學生集成電路設計大賽，榮獲三等獎。“華大九天杯”大學生集成電路設計大賽是針對微電子及相關專業在校生的一次專業實踐性賽事，是對我國集成電路設計領域人才培養的一次交流和檢閱。

實驗室成立于2002年，擁有集成電路工藝和器件仿真、集成電路電路仿真與版圖設計、集成電路封裝設計等先進的EDA軟件工具，以及高性能工作站、網絡分析儀、矢量信號發生器、微電材料與器件的光電測試系統、數模混合集成電路測試儀等硬件設備，儀器設備總值達1 000多萬。這些儀器設備均屬于科研儀器設備，由于場地緊、管理人員少，這些科研儀器設備目前還未對本科學生全面開放，主要為教師及研究生使用，僅有少量學生在參與教師的科研項目過程中能接觸使用到部分科研儀器設備，重點實驗室的儀器設備資源優勢在本科實驗教學改革中的作用發揮遠遠不夠。

實驗室圍繞科研發展方向，三年多來先后邀請了中國科學院、北京大學、復旦大學、南京郵電大學、澳大利亞國立格里夫斯大學、美國密西根大學、新加坡南洋理工大學、日本富山縣立大學等國內外知名科研學府的20多位專家學者來校進行講學和交流，實驗室教師也積極準備為學生舉辦專題講座，此外還邀請了企業技術專家來校與師生進行面對面的交流。

2進一步加強科研與實驗教學融合的探索

“授之以魚不如授之以漁”，這要求教師與時俱進的將科研與實驗教學緊密結合，使實驗教學內容更貼近現代科研水平，讓學生掌握有應用價值的知識和方法，培養符合社會實際應用需求的人才。

2.1加強科研新方法新技術在實驗教學中的引入

以培養學生實踐能力、科研能力和自主創新能力為目的進行的實驗教學改革，必須與科研緊密結合，減少驗證性實驗項目，增加綜合性實驗項目，增設創新實驗課程。將科研用到的新方法、新技術逐步引入到實驗教學中，更新實驗教學方法與手段，設置探索性實驗項目來模擬科研全過程。引導學生自己去思考并尋找合理解釋，鼓勵學生查閱相關的參考資料，探索問題產生的真正原因，訓練他們主動分析和獨立解決問題的能力，實現實驗教學與科研新技術、新方法訓練的有機結合。

2.2加強科研內容與實驗教學內容的結合

在實驗教學內容中，除了加強科研新方法、新技術的引入，還需要精選科研中的實際案例，讓學生能真正地體驗科研。依托科研項目來設置綜合性實驗，將成熟的科研成果及時轉化為創新實驗項目，使得實驗內容兼具新穎性和探索性，有利于學生開闊視野，擴展知識面，激發專業熱情。增加科研實例在實驗教學內容中的靈活運用，提高綜合性、設計性、創新實驗的比重，讓學生現在所學所練真正成為日后實際工作中的基礎，學有所得，學有所用。

2.3加強對學生科研創新活動的引導

科技活動作為一種探索性的實踐過程，具有科技性、實踐性和探索性的特點，是培養學生創新素質的最佳切入點。吸收對科研感興趣的學生參與到教師的科研活動中，承擔一部分力所能及的科研課題，通過科研實踐氛圍的熏陶，激發學生的科學研究興趣，引導學生積極探索[3]。鼓勵學生積極申報大學生創新性實驗計劃項目，并為學生進行創新性實驗研究提供條件，如設立“大學生創新基金”。組織學生參加競賽，將本科學生科研創新實驗與競賽結合起來，培養學生的科學精神和創新能力。

2.4加強科研儀器設備在實驗教學中的應用

為了挖 掘科研儀器設備利用的潛力，實現科研與教學資源共享，科研實驗室需要在時間、空間、設備和實驗課題等多方面進行開放。制定相關的規章制度，對本科學生的準入條件、經費支持和科研管理等多個方面加以規范，使得科研儀器設備在教學中也能發揮其優勢，充分拓展現有科研儀器設備的使用范圍，提高儀器設備利用率，同時為學生提供開展科研創新實驗的環境，高質量、高效率地為科研與教學服務。通過優化資源配置，建立資源共享機制，為創新人才的培養提供良好的教學平臺[4]。

2.5加強科研學術講座在本科學生中的普及推廣

學術講座是進行學術交流，提高教學和科研水平的有效手段；是一場師生共贏的集會，有利于營造良好的的學術氛圍。學術講座向師生展示新觀點、新知識和學科最新研究成果，有利于互通有無，開闊學術視野，提升學術層次，傳達團隊協作、學科間聯合創新的重要性，對師生未來的學習工作都有一定的激勵作用，也為學生的職業規劃指引方向。本科學生即使暫時無法理解講座中的高深內涵，但專家學者們思想的潛移默化以及通過后期的學習和鉆研，對個人綜合能力的發展影響深遠。

3結束語

教學和科研是互促的，只有多角度加強雙方的融合，構建教學與科研良性互動的實驗教學模式，才能從根本上實現雙方的可持續性發展，順應高素質創新性人才培養的要求。

參考文獻：

第3篇：集成電路設計的流程步驟范文

 

近年來，我國高等職業技術教育發展迅猛，規模迅速擴大。另一方面，隨著我國社會經濟的快速發展，企業對技能型勞動人才的需求大幅增加，對技能型勞動人才的綜合能力亦提出了更高的要求。雖然對高等教育大眾化和社會經濟的發展作出了突出的貢獻，但也帶來了突出的問題。課程體系是一個專業所設置的課程相互間的分工與配合，課程體系是否合理直接關系到培養人才的質量。高等學校課程體系主要反映在基礎課與專業課、理論課與實踐課、必修課與選修課之間的比例關系上。課程改革是高職教學改革的核心和難點。由于高職開設微電子技術專業的時間較短、學校較少，形成半導體產業鏈的區域還比較少，因此對微電子技術專業的人才定位、課程體系等都還不很完善，從而給本專業的人才培養帶來不確定因素，不利于專業的發展，也難以滿足微電子技術行業企業對人才的需求。本文即針對以上問題展開一些有益的探討與實踐。

 

一、構建課程體系的總體思路

 

構建微電子技術專業課程體系的總體思路是以微電子行業職業崗位需求為依據，以素質培養為基礎，以技術應用能力為核心，構建基于工作過程的課程體系。實施學院“四環相扣”的工學結合人才培養模式，將“能力標準、模塊課程、工學交替、職場鑒定”的四個環節完整統一，環環相扣，充分體現了高職教育工學結合的人才培養思想，努力為社會培養優秀高端技能型人才。

 

1.基于工作過程的課程體系的理論基礎。基于工作過程的課程體系的理論基礎，主要從德國“雙元制”職業教育學習論和教學論的角度闡述構建基于工作過程的課程體系的理論依據。工作過程系統化的課程體系必須針對職業崗位進行分析，整理出具體的、能夠涵蓋職業崗位全部工作任務的若干典型工作過程，按照人的職業能力的形成規律進行序列化，從中找出符合職業崗位要求的技術知識和破譯出隱性的工作過程知識，并以工作任務為核心，組織技術知識和工作過程知識[2]。通過完全打破原有學科體系，按照企業實際的工作任務、工作過程和工作情境組織課程，形成圍繞工作過程的新型教學項目的“綜合性”課程開發。

 

2.行業、企業等用人單位調研。通過調研國內(“成渝經濟區”為主)微電子技術行業、企業等用人需求和要求，了解現有高職微電子技術專業學生就業情況、用人單位反饋意見及人才供需中存在的問題。電子信息產業是重慶市國民經濟的第一支柱產業。重慶市“十二五”規劃建議提出，培育發展戰略性新興產業。把新一代信息產業建設為重要支柱產業，建設全球最大的筆記本電腦加工基地、建設通信設備、高性能集成電路、光伏組件及系統、新材料等重點產業鏈(集群)，建成國家重要的戰略性新興產業基地。以集成電路產業的重點項目為牽引，建成包括芯片制造、封裝、測試、模擬及混合集成電路設計和制造等項目的產業集群，形成較為完善的集成電路產業鏈;四川電子信息產業未來5年將邁萬億元，成渝經濟區將打造成西部集成電路的產業高地。隨著惠普、富士康、英業達、廣達集團等世界級的IT巨頭進入成渝，未來幾年IT人才需求在20萬以上，而現在成渝地區每年培養的相關人才不過2萬人左右，遠遠不能滿足社會需求。市場需求的調查表明，近年來成渝地區IC制造、IC封裝及測試、IC版圖設計等崗位的微電子技術應用型人才緊缺。同時調研表明半導體行業企業卻難以招到滿意的人才，學生在校學非所用，用非所學，實踐動手能力、社會適應能力、責任意識、職業素養難以滿足企業要求。

 

3.形成專業定位，確定培養目標。根據存在的問題及半導體產業鏈過程：集成電路設計裸芯片精細加工封裝測試芯片應用PCB設計制造，充分掌握現有微電子技術專業課程體系建設的基礎及存在的問題，形成重慶電子工程職業學院微電子技術專業定位，確定培養目標：培養德、智、體、美全面發展;掌握微電子技術專業領域必備的基礎知識、專業知識;有較強的崗位職業技能和職業能力;面向集成電路設計、芯片制造及其相關電子行業企業，滿足生產、建設、服務和管理第一線的優秀高端技能型專門人才。畢業生應該既掌握微電子方面的基本技術，又具有很強的實際操作能力。具體可從事崗位：集成電路版圖設計;半導體器件制造;IC制造、測試、封裝;電子工藝(半導體)設備運行、維護與管理;簡單電子產品的設計與開發;電子產品的銷售與售后服務，并為技術負責人、項目經理等后續提升崗位奠定良好基礎。

 

二、構建基于工作過程的學習領域課程體系

 

對專業核心課程的構建采用“微電子行業專家確定典型工作任務學校專家歸并行動領域微電子行業專家論證行動領域學校專家開發學習領域校企專家論證課程體系”的“五步工作機制”，實現校企專家共同參與課程體系設計。通過工作任務歸并法，實現典型工作任務到行動領域轉換，通過工作過程分析法，實現從行動領域到學習領域轉換，通過工作任務還原法，實現從學習領域到學習情境轉換的“三階段分析法”，構建基于工作過程的微電子技術專業課程體系和教學內容，獲得人才培養目標、課程體系、課程教學方案“三項主要成果”。即“533”課程設計方法。

 

1.確定典型工作任務。所謂典型工作任務是指一個復雜的職業活動中具有結構完整的工作過程，它是職業工作中同類工作任務的歸類，能表現出職業工作的內容和形式，并具有該職業的典型意義。我院召集企業專家和工作在一線的工程師、技術員，與學院的微電子技術專業教師一起，召開課程開發座談會，進行微電子技術課程體系開發：以“集成電路(版圖)設計晶圓制造封裝測試表面貼裝”工作過程為主線，與行業企業一線技術骨干、專家解析微電子技術專業崗位中版圖設計師、半導體芯片制造工、IC測試助理工程師、SMT工程師、FPGA助理工程師等典型崗位，得出行動領域所具有的專業素質、知識與能力。

 

2.確定行動領域。工作過程系統化課程是按照工作過程要求序化知識、能力和素質，是以工作過程為參照物，將陳述性知識與過程知識整合、理論知識與實踐知識整合，在陳述性知識總量沒有變化的情況下，增加經驗以及策略方面的“過程性知識”[3]。對典型工作任務進行歸納，確定行動領域。將本專業52個典型工作任務歸納為6個行動領域，即集成電路版圖設計、晶圓制造、集成電路芯片制造技術、芯片封裝、芯片測試、SMT技術。

 

3.將行動領域轉化成學習領域。對完成典型工作任務必須具備的基本職業能力(包括社會能力、方法能力、專業能力)進行分析。通過歸納形成專業職業能力一覽表。這些職業能力就是學習領域(即課程)中學習目標制定的依據。打破原有16門專業理論課程和9門實踐課程組成的課程體系，按照以工作過程為導向，進行課程的解構與重構，將6個行動領域轉換為9個學習領域，即集成電路版圖設計、集成電路芯片制造技術、微電子封裝與測試、表面貼裝工藝與實施、電子線路板實用技術、電子測量儀器使用與維護、C語言、單片機應用技術、FPGA應用技術及實踐。根據微電子技術專業崗位群的職業能力和工作過程要求，重新構建基于工作過程的課程體系。第一、二學期：電路分析、電子技術等基礎課程;第三、四、五學期：集成電路制造技術、電子測量儀器使用與維護、FPGA應用開發實用技術、微電子封裝與測試、 SMT技術、集成電路版圖設計等專業核心課程。

 

4.形成學習情境模式。學習情境是實施基于工作過程系統化的行動導向課程的教學設計，由教師根據學校教學計劃，結合學校的教學設施條件、教師執教能力和專長，由教師按照“資訊、計劃、決策、實施、檢查、評估”的行動方式來組織教學，從而促進學生對職業實踐的整體性把握[4]。微電子技術專業核心課程形成的學習情境模式為：①集成電路版圖設計課程以任務為載體形成6個學習情境：N/PMOS晶體管版圖設計、反相器、與非門、或非門版圖設計、觸發器版圖設計、電壓取樣電路版圖設計、比較器版圖設計、DC-DC版圖設計;②集成電路芯片制造技術課程以設備為載體形成8個學習情境：集成電路芯片制造技術工藝流程、硅晶圓制程、硅晶薄膜制備、氧化工藝、摻雜技術、光刻工藝、刻蝕工藝、集成電路芯片品檢;③微電子封裝與測試課程以工藝為載體形成4個學習情境：DIP封裝、BGA封裝、CSP封裝、MCM封裝;④表面貼裝工藝與實施課程以工藝流程為載體形成5個學習情境：SMT工藝流程的基本認知、表面貼裝生產準備、表面貼裝設備操作與編程、表面貼裝品質控制、SMT生產線運行及工藝優化5個學習情境;⑤電子線路板實用技術課程以項目為載體形成3個學習情境：單面板的制圖與制板、簡單雙面板的制圖與制板、復雜雙面板的制圖與制板;⑥電子測量儀器使用與維護課程以電路設備為載體形成9個學習情境：收音機元件準備、收音機電路測試、收音機電路工作狀態檢測、收音機整機調整、收音機裝調使用儀器的保養與維護、電視機元件檢測、電視機電路檢測、電視機的質量檢查、電視機裝調使用儀器的保養與維護;⑦C語言課程以項目為載體形成6個學習情境：編程的基本概念、C語言上機步驟C語言上機步驟、算法的概念、基本數據類型、結構化程序設計、函數的概念;⑧單片機技術及應用課程以任務為載體形成6個學習情境：“跑馬燈”電路分析與實踐、單片機做算術、邏輯運算并顯示、開關信號狀態讀取與顯示電路的制作、交通信號燈電路的設計與制作、產品數量統計電路的設計與制作、兩臺單片機數據互傳;⑨FPGA應用技術及實踐課程以項目為載體形成6個學習情境：課程概述、基于QuartusII的原理圖輸入設計、宏功能模塊應用、基于 QuartusII軟件的VHDL文本輸入設計、VHDL設計、實用狀態機設計。

 

三、試點實施效果分析

 

在教學實施上，重點是加強教師執教能力：教師在教學中的角色應由主宰者轉化為引導者。教師應該主動地引導、疏導和指導學生，學生可以根據自己的興趣愛好，在教師的指導下，充分利用各種資源，相互協作開展對某一問題的學習探討，從而獲得新知識，得到探索的體驗及情感，促進能力全面發展。經過我院近3年的教學實踐，課程教學效果得到顯著提高，學生專業核心能力、崗位適應能力、社會能力顯著提高，“雙證書”提高到100%，專業對口率從原來的48%上升到92%，用人單位滿意度達90%以上。

 

高職院校在辦學過程中要形成特色鮮明的高職辦學模式，課程體系是重要的載體。辦學特色正是通過課程體系的實施來實現的。基于工作過程系統化的課程體系，跟隨產業的發展，調整專業的課程設置，符合職業崗位要求，學生技能顯著提升，同時結合我院的辦學特色，努力探索基于工作過程的高職微電子技術專業課程體系的構建思路和構建策略。

第4篇：集成電路設計的流程步驟范文

【關鍵詞】EDA技術；電子系統設計；自頂向下設計方法

EDA技術是計算機技術與電子設計技術相結合的一門嶄新的技術，其涉及面廣，融合了電路系統、計算機應用、微電子等多個學科。應用EDA技術，電子系統設計的全過程都可依靠計算機來完成，大大縮短了電子電路設計的周期，提升了設計效率，滿足了市場需求。因此，分析EDA技術在電子系統設計中的應用，對于基于EDA技術的電子系統設計的長足發展有著非常重要的現實意義。

一、EDA技術簡介

EDA是電子設計自動化（Electronic Design Automation）的英文縮寫。EDA技術作為現代電子技術的核心，它以大規模可編程邏輯器件為設計載體，以硬件描述語言HDL為系統邏輯描述的主要表達方式，以計算機、大規模可編程邏輯器件的開發軟件及實驗開發系統為設計開發工具，對設計文件自動完成邏輯化簡、邏輯編譯、邏輯分割、邏輯綜合、布局布線，以及邏輯優化和仿真測試，直至實現既定的電子系統功能。

二、EDA技術的產生背景與內容

在20世紀后半期，隨著計算機和集成電路的迅速發展，專用集成電路設計難度不斷提升，電子設計周期日益縮短，電子系統設計面臨著嚴峻的考驗。為了解決這一問題，電子設計人員需要新的設計方法和高層次的設計工具，而EDA技術就在這一現實背景下產生了。

EDA技術內容豐富，涉及面廣。但從應用的角度出發，應了解和掌握以下四個方面的內容：（1）、硬件描述語言；（2）、大規模可編程邏輯器件的原理、結構及應用；（3）、EDA工具軟件的使用；（4）、實驗開發系統。在電子系統設計的過程當中，EDA技術的這四個內容依次扮演著表達方式、載體、設計工具、下載及硬件驗證工具。

三、在電子系統設計中EDA技術的應用

1、在電子系統設計中面向CPLD/FPGA的EDA設計流程

完整地了解利用EDA技術進行電子系統設計開發的流程對于正確地選擇和使用EDA軟件，優化設計項目，提高設計效率十分有益。一個完整的EDA設計流程其基本步驟如下：第一，用一定邏輯表達手段將設計表達出來，以進行源程序的編輯和編譯；第二，對設計輸入做邏輯綜合和優化，進而使其生成網表文件；第三，在選定的目標器件中應用適配器件完成邏輯映射操作；第四，用下載電纜或編程器將編程文件載入目標芯片中；最后，要進行硬件仿真和硬件測試，驗證所設計的系統是否符合設計要求。同時在設計過程中要進行有關軟件仿真，模擬有關設計結果與設計構想是否相符。

2、EDA技術與傳統電子設計的比較

（1）傳統電子設計的弊端

傳統電子系統設計方法都是自底向上進行設計的，手工設計占很大比重。設計過程中首先要確定可用的元器件，然后根據這些器件進行邏輯設計，完成各模塊后進行連接，最后形成系統。這種設計方法只是在對電路板進行設計，通過設計電路板把具有固定功能的標準集成電路和元器件規劃在一起，從而實現系統功能，它存在很多缺點，比如：只有在設計出樣機或生產出芯片后才能進行實測；在設計中，如果某處出現錯誤，查找和修改十分不便；設計成果的可移植性較差；設計過程中將產生大量文檔，不易管理；對于復雜電路的設計、調試十分困難等。

（2）現代EDA技術的優越性

采用EDA技術的現代電子產品與傳統電子產品的設計有很大區別。基于EDA技術的設計方法是自頂向下進行的。設計工作從高層開始，采用完全獨立于目標器件芯片物理結構的硬件描述語言，對設計系統進行基本功能或行為級的描述和定義，逐層描述，逐層仿真，在確保設計的可行性與正確性的前提下，完成功能確認。

在電子技術飛速發展的今天，采用EDA技術進行電子系統的設計，具有很多優勢，比如：采用的“自頂向下”設計方法是一種模塊化設計方法，對設計的描述從上到下逐步由粗略到詳細，符合常規的邏輯思維習慣；采用完全獨立于目標器件的硬件描述語言進行設計，因此設計易于在各種集成電路工藝或可編程器件之間移植；由于高層設計同目標器件無關，在設計最初階段，設計人員可以不受芯片結構的約束，集中精力對產品進行最適應市場需求的設計，從而避免了傳統設計方法中的再設計風險，縮短了產品的上市周期；適合多個設計者同時進行設計等。

四、結語

通過論述EDA技術在電子系統設計中的應用，可以看出，EDA技術“自頂向下”的設計理念，使電子設計工程師開始實現“概念驅動工程”的夢想，簡化了繁瑣的設計工作，極大地提高了系統設計的效率，能夠滿足現代電子系統的設計要求。21世紀是EDA技術的發展高速期，相信隨著科學技術水平的不斷進步，在不久的將來，EDA技術必將突破電子設計范疇，進入其他領域，EDA技術設計應用必將取得更輝煌的成績。

參考文獻：

[1] 潘松，黃繼業.EDA技術與VHDL（第3版）[M].北京：清華大學出版社，2009.9.

[2] 王平.EDA技術的電子系統設計[J].中國科技博覽，2011，（38）.

第5篇：集成電路設計的流程步驟范文

2009年4月24日。美國標準局(NIST)專家給出了云計算定義：云計算是一種按使用量付費的模式，這種模式提供可用的、便捷的、按需的網絡訪問，進入可配置的計算資源共享池(資源包括網絡，服務器，存儲，應用軟件，服務)，這些資源能夠被快速提供，只需投入很少的管理工作，或與服務供應商進行很少的交互。

自1997年Chellappa提出云計箕的第一個學術定義至今，云計算在各行業的應用如火如荼，在中國卻是新興事物，其發展仍處于起步階段。按照IT(信息產業)產業發展的一般規律，在IT產品或者解決方案的生命周期中，處于萌芽階段的中國云計算應用仍然以偏硬件為主，應用于EDA(電子設計自動化)工作看起來仍然是遙不可及。實際上，IC(集成電路)設計先前是采用大型主機來計算設計參數和設計出相應的芯片，如今是使用大量的服務器，對硬件的應用只是規模的增加而已，IC設計使用的云計算也是laaS和Saas相結合的服務模式。

國家集成電路設計深圳產業化基地(SZICC)孵化的公司規模較小，最優先考慮的是基礎設施的成本和效率以及開始產品設計的時間，以孵化器為平臺的云計算服務模式最適合其需求；而且，小公司的起步階段設計規模一般不大，Internet的帶寬相對而言比較容易滿足孵化器提供的云計算服務。同時，隨著跨國公司研發中心向中國的轉移，大的商業公司在向中國探索研發市場時，基地的云計算服務可以為這些公司提供更為便捷的選擇。最后，以IC基地為主導的產學研合作及IC基地眾多分園要求頻繁便利的IC設計相關培訓，云計算是解決培訓的最好選擇。

如何將云計算應用到IC設計I域?本文以IC基地與國家超級計算深堋中心(簡稱超算中心)合作建立EDA云為例，探討利用云計算完成IC設計工作。

將云計算服務應用于IC設計，最大的應用I域是那些需要大量計算資源的項目，這些項目對CPu數量，內存大小和存儲空間都有著巨大的需求，這是云計算的強項。縱觀IC設計流程，從最開始的想法實現(也就是我們常說的前端)，到最終的物理實現(也就是我們常說的后端)，在紛繁復雜的設計流程中，對運算能力和存儲空間最為依賴的是仿真驗證和設計規則一致性檢查兩個步驟、將超算中心強大的計算能力應用到這兩個環節。即采用云計算來完善IC基地既有的IC設計流程，能提升整個IC設計的效率。

因此，云計算的主要應用對象是大型的設計項目，越大的設計項目將會耗費越大的計算資源，云計算提升的設計效率也就會越明顯。有統計數據顯示，在整個設計過程中，仿真驗證和設計規則一致性檢查大約占整個設計周期的40％-50％左右的時間，不同的設計類型和電路規模，應用云計算能將效率提升2-10倍，整個設計周期則有20％-45％左右的壓縮，明顯能減短產品面市時間，達到提升產品經濟效益的目的。

IC基地主要承擔中小型企業產品大規模上市之前的孵化和成長，而中小企業的企業規模普遍不大，為了減小風險，其芯片的規模通常也不是太大、在IC基地所有孵化的企業中、絕大部分芯片的規模在1000萬門以下，超過1000萬門的項目不到20％、當前IC基地的計算資源能夠滿足企業絕大部分的需求。但是云計算作為一門新興的應用技術，我們堅信它將會成為未來的發展方向。Gartner的統計表明在未來的5―10年中，25％的IC設計將會基于云計算應用平臺開發設詩。

IC設計的整個流程錯綜復雜，任何質量和進程管理過程中的疏忽都會造成最終的流片失敗。因此，作為IC企業的服務單位，如何將超算中心的優良計算資源引入到目前的設計流程中，IC基地已經完成了內部的可行性論證。在目前IC基地成熟的設計基礎上，以IC基地為中心，配合當前的管理體系，在仿真驗證和設計規則一致性檢查環節，對可以支持并行計算的設計步驟，引入超算中心的云計算服務，提過設計效率，加大產品競爭力。

在提高設計效率的同時，設計的私密性和安全性也是IC設計企業最為關心和關注的內容，因為IC產品設計的最大成果就是數據。數據是由若干二進制代碼組成的文件，與編譯完成的軟件產品類似，也是IC設計公司的最大財富。要實現云計算在IC設計方面的應用，首先要解決的是云計算的數據安全(包括數據傳輸安全、數據隔離和數據殘留)問題。根據目前云計算安全技術特點，采取相應的防范措施：在數據傳輸安全方面，用建立專線的方式避免數據頻繁加密給用戶帶來的麻煩并能保證數據的完整性；針對數據隔離和數據殘留，則可在超算中心專門劃出部分專用區域供IC設計用戶使用，避免與其他公共通用數據混雜，同時建議用戶只將需要大運算量的任務在云中運算，進一步保護了用戶數據安全。

綜合以上因素，并結合IC基地和超算中心的特點，云計算在IC設計中的應用可分為IC產品設計和IC培訓兩種使用方式。圖2是使用IC基地軟件資源的設計公司利用云計算完成IC產品設計，即云計算在IC設計中的應用。

圖2中左邊部分的區域代表SZICC的IC設計客戶端和lICense(許可)服務器，他們同時連接到VPN(VirtualPrivate Network，虛擬專用網絡)，通過專線與超算中心的VPN連接、并接入到廣大服務器。當然，這一過程需要云用戶管理軟件配合來完成。

SZICC的用戶使用本地資源將IC設計任務按計算量大小分解，計算量小的例如代碼編輯、物理版圖編輯等工作使用本地資源，同時也能滿足這類工作需要人機交互頻繁的特點。當仿真、物理驗證等運算量大的工作需要使用大量計算資源時，用戶利用云用戶管理軟件發出資源使用請求，云端根據用戶請求自動分配計算資源，并從SZICC服務器上取得所需軟件lICense(許可)，開始后臺處理，工作完成時，返回仿真或驗證結果到SZICC本地機供用戶使用。

另一個應用是IC設計培訓。相對于IC產品設計而言，IC培訓過程的數據安全問題就不值一提，當然也無需將實驗過程分解，因此，培訓的所有上機實驗都可以利用云計算完成。

圖3清晰地描述了培訓實驗利用云計算的情況。SZICC提供學員使用終端和軟件(許可)，軟件及其使用環境和實驗數據都放在超算中心的云端，學員利用云用戶管理交互界面(圖4“云計算用戶界面”所示)在云端完成的實驗過程。

第6篇：集成電路設計的流程步驟范文

關鍵字:軟硬件聯合仿真,Veloce ,IC,TBX,Hdllink,ICE

1前言

在現代集成電路設計中,集成電路工藝的突飛猛進和IP復用技術越來越成熟,使得高度集成化、系統化、大規模化已經成為集成電路一個發展趨勢。在這種趨勢下,芯片的功能越來越復雜,研發周期也越來越長。往往在現實中,我們遇到的問題不是如何保證芯片設計的順利實現,而是如何在最短的時間之內驗證芯片功能的正確性,并及時開發出相應的系統軟件,因此如何提高大規模,超大規模芯片系統的驗證效率,縮短軟件開發的周期已經成為大規模芯片設計正在關注和急需解決的問題。

傳統的驗證技術中,主要采用兩種手段。

一種是基于EDA工具(Simulator)的仿真驗證。這種驗證方式是基于軟件平臺的,優點是使用方便,便于問題定位和調試。但是當被驗證的設計的規模變得很大,到達上百萬門甚至上千萬門的時候,仿真速度將會急劇下降,已經不再滿足芯片開發時間上的需求。

另外一種是基于FPGA(Emulator)的仿真驗證。這種驗證方式是基于硬件的,優點是速度快,可以進行長時間測試向量的測試,還可以測試芯片的一些性能參數。但是FPGA仿真需要事先定制相應的FPGA板,并且由于FPGA的規模有限,對于超大規模,尤其是多核的SOC系統,FPGA已經無法勝任

在傳統的芯片系統開發流程中,軟件總是在芯片流片回來后才完成開發或者測試的,這將極大的延遲芯片投放市場的時間,影響產品的競爭力。

Veloce 硬件加速仿真平臺綜合了傳統的EDA仿真和FPGA仿真的優點,可以實現像EDA工具一樣的debug同時也具備較高的仿真速度。其大容量和通用性成功的解決了千萬門級的多核系統的驗證問題,同時Veloce 硬件加速ICE模式可以和JTAG調試工具聯合使用,實現軟硬件聯合仿真和并行開發

海思半導體的A項目是一個超大規模的多核系統,通過運用Mentor Graphics的Veloce平臺,成功實現了芯片系統的功能驗證和軟硬件的并行開發。

2Veloce加速平臺簡介

Veloce硬件加速平臺是Mentor Graphics公司開發的一個業界先進的高速,通用化,大容量,可視化,便于debug,多用戶,多模式的仿真驗證平臺。

通用化大容量:目前最高可支持1.28億門的設計,不需要定制,可適用于任何架構的數字芯片系統。能很好解決超大規模多核芯片系統的驗證和軟硬件協同仿真。

高速性:仿真速度可達到1M到1.5M,可在短時間內執行大量用例,更快的發現邏輯的錯誤,適合隨機測試和用例回歸。

快速化編譯:可支持VHDL、Verilog,以及混合語言的輸入,高度可靠和自動的編譯器,大約1500萬門每小時。

信號100%可視:內置最大16G的trace memory,設計中的所有信號100%可見,

強大的debug能力:Veloce硬件加速平臺具有友好的圖形界面,能夠像EDA工具一樣對所有信號在任何時間點進行debug。提供多種類EDA工具一樣的debug方式,包括

斷言(Assertion)

源文件設置斷點(Break Pointing On RTL Source Line)

檢測點保存和恢復(Check Point Save-n-Restore)

查看寄存器級電路(Path Browser)

波形比較(Waveform Comparison)

信號trigger(Trigger On RTL Signals)

觀察波形(Waveform Viewer)

查看電路原理圖(Schematic Browser)

單步調試(Step Debug)

多用戶:最大可支持四個用戶,可實現多用戶同時進行驗證仿真

多模式:提供三種模式,分別為Co-Simulation(Hdllink)、Co-Modeling(TBX)、Emulation(ICE)

Hdllink原理如圖 1所示。在Hdllink模式下,Testbench在Workstation端的軟件仿真器運行,可綜合部分的Testbench及DUT(Design Under Test),綜合后加載到硬件加速器中,Workstation和Veloce之間通過Co-model卡進行通信。

Hdllink模式的加速倍數在5到15倍之間。該模式支持VCS,NC-Verilog,Questasim仿真器。傳統的EDA仿真環境基本不用做修改即可切換到Hdllink模式進行加速仿真。

TBX原理如圖 2所示。和Hdllink模式的不同點在于,Hdllink模式是基于Signal級的交互,而TBX模式是基于事物級或者Transaction的交互。

Hdllink中時序部分的Testbench(比如monitor,driver),用可綜合的SV語言(XRTL)改寫后,和Design一起加載到了Veloce中;而非時序部分的Testbench仍然放在Workstation中。Workstation和veloce中通過Co-model卡進行通信

TBX模式中,非時序部分的Testbench和時序部分的Testbench之間通過TBX interface通信。如果Untimed部分是SV,則TBX接口是TLM Interface和XTL LIB;如果是C/C++/SC則通過transaction Interface(DPI接口)通信

TBX模式的加速倍數在幾十倍到幾百倍之間。該模式支持Questasim仿真器。

ICE原理圖如圖 3所示。ICE模式和前兩者最大的不同是沒有Testbench。測試向量來自和Veloce相連的外設。ICE模式下Workstation將測試向量通過IOBOX發送到Veloce。圖3中的是用Jtag做外設,通過Jtag仿真器和IOBOX進行Jtag調試。

ICE模式的加速倍數在幾百到上千倍之間。

Veloce的三種應用模式可以應用于無線、媒體以及嵌入式等眾多領域。

3Veloce的基本流程

Veloce的三種模式雖然有所不同,但是基本流程大致一樣,分別為庫單元映射、編譯、仿真及調試四個步驟。

3.1 庫映射

這一步,主要是建立物理庫,并把邏輯庫映射到物理庫。

3.2 編譯

編譯分為六個步驟

Analyze:分析輸入的源文件(包括SV,Verilog,Vhdl)的類型以及部分語法錯誤。

Rtlc:對源文件進行編譯,將源文件轉化為Veloce識別的門級網表,并生成相應report文件和用于debug的庫。作為RTLC的輸入文件可以是SV,Verilog,Vhdl或者混合語言,也可以是verilog的門級網表。

Velsyn:將RTLC生成的門級網表分割后,生成布局布線所需要的庫文件,并進行相關的時序分析和生成dump波形所需要的庫文件。Velsyn開始前,需要設定時序(Timing Specification),端口映射(IO mapping),相關Memory初始化設置,以及其它用于調試的report文件的設置。

Velcc:用Velsyn生成的庫文件完成對各個AVB板上各個FPGA芯片的布局布線。

Velgs:進行最后的時序分析,產生veloce仿真所需要的各個事件和資源調度的時序信息。

Ssrcc:針對AVB板上的每一個FPGA dump波形做一些分析。

3.3 仿真

仿真步驟如下,前五步是必須的步驟,后面幾步為可選項。

connect:選擇要連接的加速器,建立目標設備和加速器之間的連接。

configure:將編譯好的設計代碼加載到Veloce的FGPA芯片中。

targetpower ignore:將Veloce的所有的IO設置成高阻態。

enableio:將Veloce和目標設備以及IOBOX的連接使能。

run:運行仿真。

download memory:將二進制程序加載到Memory中。

upload memory:讀取Memory的值。

upload waveform:Dump波形。

download trigger:加載Trigger文件。

3.4 調試

如果仿真中發現錯誤,就要進行Debug。

4 Veloce在千萬門級

多核芯片系統中的應用

A項目是一款超大規模的SOC芯片。在驗證仿真中面臨著如下挑戰:

1)芯片規模巨大,又是多核,傳統的EDA工具無法在項目規劃的時間內完成芯片的驗證。

2)現有FPGA不僅無法容納如此大規模的芯片系統,而且也無法解決多核驗證的問題。

3)軟硬件需要并行開發,縮短項目周期。軟件人員缺乏軟件測試的平臺。

而Mentor 公司的Veloce驗證平臺不僅具有通用化和1.2億門的容量,而且具有比EDA工具快100-1000倍的速度,最重要的是它的Isolve系列產品(Isolve Uart-Jtag,Isolve Ethernet,Isolve Arm,Isolve PCIE)可以為軟件提供調試接口,因此在實際項目中,我們采用了Veloce驗證平臺和Jtag聯合調試方案,解決了該款芯片多核驗證和軟硬件協同仿真的難題

下面將以A項目為例,介紹Veloce在項目中的一些具體應用

4.1 驗證平臺結構

圖 4是A項目軟硬件協同仿真的平臺結構圖。

Workstation中裝有Veloce調試軟件和Jtag的調試軟件。Veloce的調試軟件用來對設計源文件進行編譯,綜合,將綜合后的網表加載到Veloce中,以及download、upload memory,debug等等。

Workstation中的Jtag調試軟件,用來將相應的C程序編譯成二進制碼,通過IOBOX加載到Design中,并對輸出數據做相應的比對處理。

4.2 驗證仿真流程

第一步:將Design中的Memory替換成能被Veloce綜合的Memoy。

第二步:裁減掉Design中不可綜合部分如PLL,去除頂層處Jtag的其它IO,外部加全芯片WRAP。

第三步:將RTL級設計源文件進行編譯、綜合、布局布線,生成可加載到Veloce中FPGA芯片中的庫文件。這一步在綜合階段要指明Jtag仿真器的管腳和IOBOX上IO的對應連接關系。編譯可以在Bach Mode下,也可以在GUI Mode下。

圖 5是Bach Mode下的編譯腳本。

圖 6是GUI Mode下的編譯界面。

RTLC_OPTIONS = -allow_4ST 是在Rtlc階段的一個編譯選項,表示允許Veloce仿真中使用四態仿真,而傳統的FPGA只允許兩態仿真。

VELSYN_OPTIONS = -NFfi vmw.nfl-Dump c0 c0.dump 是Velsyn階段的一個選項,-NFfi用來消除綜合過程中出現的組合邏輯環路;-Dump c0 c0.dump表示將所有的綜合過程中遇到的組合邏輯環路的信息都記錄在c0.dump文件中。

VELSYN_POD_FILE = vmw.pod是Velsyn階段中的一個選項,用來指明IO口和pin腳的對應關系。

VELOCE_MACH_LIST=machine.lish表示采取分布式編譯方式編譯源文件。另外Veloce還支持vnq方式編譯,在本項目中未使用。

第四步:將設計加載到Veloce中。

第五步:download memory。

第六步:用run命令使邏輯開始運行。

第七步:將待調試的C程序編譯成二進制代碼通過Jtag仿真器,IOBOX加載到設計中。

第八步:upload memory ,將相應的memory中的數據存放在文件中。

第九步:check 仿真結果是否正確。

第十步:如果結果正確繼續執行其它用例。如果結果錯誤,重新運行仿真到第三步后編寫好trigger 文件,download trigger,dump波形進行debug;也可以通過Jtag打印相關信息進行debug。

4.3 應用經驗

4.3.1 多時鐘設置

大規模的SOC系統中不可避免的涉及多時鐘域設計。因此必須在Velsyn這一步指明各個時鐘之間的關系。

對于有明顯倍數關系的時鐘,Veloce有兩種設置時鐘的方法,一種是采用GUI界面,一種是直接編寫vmw.clk文件。

圖 7是時鐘設置的GUI界面。從圖上可以看出有兩個時鐘clk_61P44M和clk_30P72M,兩個時鐘是二分頻的關系。

圖 8是vmw.clk文件。文件中的第1行,表示只有一個時鐘域;第3行和第4行表示時鐘域1有兩個時鐘。第5行表明兩個時鐘的相位關系。

對于沒有明顯倍數關系的時鐘,需要編寫相應的分頻電路,只對被分頻的主時鐘按照上面兩種方式進行設置。

4.3.2 Download Memory

在A項目軟硬件聯合仿真中,部分軟件程序是編譯好后,存放在設計中的相應memory中的,這部分程序通過Jtag下載比較麻煩。我們采用的方法是用Veloce中自帶的download memory功能,直接將二進制代碼加載到相應的memory中。

圖 9 為download memory GUI界面。

4.3.3 Upload Memory

在A項目中,仿真的結果存儲在memory中,需要讀取出來后,才能對結果進行比對。

我們采用的方法是用Veloce中自帶的upload memory功能,將memory中的數據讀出來進行比對。

圖 10為upload memory GUI界面。

4.3.4 Trigger and Upload Waveform

在對A項目SOC系統的軟硬件聯合仿真進行debug的時候,由于仿真時間一般都比較長,再加上芯片規模大,如果不能準確的在錯誤發生的時間段內dump波形,不僅會使dump的波形巨大仿真速度降低,造成時間和硬盤資源的浪費,有時候還會丟失相關的debug信息,導致debug失敗。

在A項目的debug過程中,我們采取信號Trigger和Upload Waveform相結合的方式。

在確定好邏輯可能出錯的地方以后,根據相關信號編寫好trigger文件,然后在仿真的時候將trigger文件加載到仿真器中。當trigger被觸發以后,即開始dump波形,trigger結束的時候,停止dump波形,并用upload waveform功能,將波形從Veloce內置的trace memory中讀出來存在硬盤上,通過wave viewer工具查看波形。

圖 11 是編寫的trigger文件。可以看出這個trigger文件有S0-S3四個狀態。

圖 12 是用Veloce的GUI界面download trigger以及download 成功后顯示的trigger的狀態轉移圖。

4.4 仿真性能比較

表 1是EDA驗證平臺、FPGA+Jtag驗證平臺、Veloce+Jtag驗證平臺三種平臺在仿真速度、Debug手段以及能否進行軟硬件協同仿真三方面的比較。

從表中可以看出,Veloce很好的平衡了EDA工具的Debug能力強和FPGA仿真速度快的優勢,尤其是在超大規模的SOC軟硬件聯合仿真方面發揮著巨大的作用。

5結論

在大規模SOC系統功能驗證和軟硬件聯合仿真中,Veloce驗證平臺和Jtag聯合仿真的解決方案,可以大大縮短驗證周期,同時也實現了軟硬件的并行開發,為項目的研發爭取了寶貴的時間。另外Veloce還具有非常友好強大的圖形界面以及多樣化的debug功能,大容量,通用化。

Mentor Graphics 的Veloce硬件加速驗證平臺結合了EDA工具的強大的debug功能和FPGA原型驗證的速度,在A項目SOC系統功能驗證和軟硬件聯合仿真中發揮了巨大的作用。

第7篇：集成電路設計的流程步驟范文

一種有效的實驗用波帶片的制作方法，詳細說明了波帶片的設計與制作過程以及各步驟的注意事項，并由實驗給出了測試結果。

【關鍵詞】

波帶片；設計制作

1引言

隨著制造業的發展對加工精度提出了越來越高的要求，傳統機床加工精度已經遠遠不能滿足飛速發展的的要求，使得微納加工的應用領域得到了很大拓展。首先是應用于軍事領域，然后被廣泛地推廣至各個領域。其中電子束光刻技術是推動微米電子學和微納米加工發展的關鍵技術，尤其在納米制造領域中起著不可替代的作用，包括利用電子束直寫技術制作波帶片。

在慣性約束聚變（ICF）中微米、亞微米級空間分辨的X光成像技術是很重要的等離子體診斷技術之一。目前用于ICF實驗中高分辨靶源輻射成像的方法主要有：針孔成像、掠入射顯微成像、編碼成像、波帶片成像等。前三種成像技術完全基于幾何光學理論和嚴格限制高級衍射。所以他們的分辨率都不能達到深亞微米的水平，文獻報道目前只有微波片成像技術可以達到5um的空間分辨率，以滿足人們的對分辨率的要求。

2微波帶片的制作原理

微波帶片是一種特殊的光學透鏡，它是通過衍射特性對光束進行聚焦的，不是利用器件對光的折射特性進行工作。波帶片成像技術能夠獲得深亞微米、納米級的實驗水平。微聚焦波帶片成像和其他方法相比，具有空間分辨率高、聚光效率高、應用范圍廣等特點。這種成像技術的分辨率完全依賴于微波帶片最外環的寬度，通常系統所能獲得的極限分辨率是微波帶片最外環寬度的1.22倍。如果波帶片的最外環寬度是25cm，就可以達到30cm的高空間分辨率。

波帶片制作方法主要有機械刻劃、激光全息光刻、電子束直寫等。機械刻劃條件極為苛刻，不僅時間長而且精度不高，很難刻劃出亞微米的線條。激光全息光刻雖然能夠制作出深亞微米水平的微波帶片，但是它的控制精度和分辨率不能與電子束直寫相比較。但是，電子束制作可以制作出納米級的高分辨率圖形，卻不能夠制作高寬比的圖形。對于微波帶片的制作，采用陰陽圖形互換技術，即電子束直寫和同步輻射X射線光刻技術混合的光刻方法，充分利用上述兩種光刻技術的優點避免他們各自的缺點，先使用電子束直寫方法制作低低寬比的陽圖形（大面積為透光圖形）微波帶片，然后用同步輻射X射線光刻技術復制高高寬比的陰圖形（大面積為不透光圖形）微波帶片。

同步輻射X射線之所以被用于光刻，是因為X射線能在很厚的材料上定義出分辨率非常高的圖形。由于X射線波長極短，為0.01～10nm數量級，因此分辨率相當高，同步輻射X射線光刻是一種非常好的可用于100nm以下分辨率的光刻技術，且能在這個波段范圍內穿透絕大多數材料。同步輻射X射線光刻能得到非常大的光刻線條高寬比，這對滿足后步光刻圖形的轉移及加工的要求非常重要。

3為波帶片數據處理

目前常規集成電路設計工具軟件中的圖形編輯器較難處理圓弧和任意函數曲線等復雜圖形，并且圖形生成器所產生的任意一個多邊形的頂點數不得超過200個點，這樣對于制作高分辨率的波帶片就形成了一個障礙。實際應用中對于波帶片質量的要求極高，如果僅僅制作由200個點構成的圓環，那么最終得到的圖形就是一個還有很多棱角的圖形，失去了圓環的性質和功能不能滿足高分辨率成像的要求。由于制作高分辨率的波帶片，特征線條尺寸很小，數據量會很大，如果采用手工通過一個個扇形環面拼接的話，工作量會非常巨大，不好實現而且容易出錯，準確度也很難控制。所以我們可以利用如下方法處理圓環。首先將要繪制的每一個圓環分成n份，然后再將每一份分成90份這樣就用182個點表示一個多邊形，根據實驗要求的精度和條件，選取不同的n值，理論上n值越大越逼近圓環，誤差就越小；然而如果n值過大，多邊形的拼接處就會越多，臨近效應就越顯著，反而帶來不好的影響，并且會使數據量劇增，給處理帶來很大的麻煩。

在實驗中通過宏文件將每一個圓環分成40份，每一份都用182個頂點來表示，最終很好地消除了棱角和“鼓包”的現象，得到很好的實驗結果。“鼓包”是由于電子束系統雙曝光造成的。電子束處理兩個相鄰的圖形時，對于交接處電子束要進行兩次曝光，從而造成這些地方曝光劑量過大，形成鼓包。

4制作流程

圖1電子束制作微波帶片掩模流程圖

具體的制作工藝流程如圖1所示。利用低壓化學氣相沉積方法，在900℃下將SiH2Cl2/NH3的混合氣體通入管道中，在硅片兩面同時淀積所需要的2um厚的氮化硅薄膜。將正性抗蝕劑旋涂在硅片的正反兩面，使用常規的光刻技術，進行曝光，再使用反應離子刻蝕機，利用SF6氣體在片子的背面刻出所需要的SiNx窗口，利用化學濕法腐蝕法將背面的體硅去掉，留下自支撐的氮化硅薄膜。利用電子束蒸發設備在片子的正面分別形成8nm厚的鉻層和15nm厚的金層。在硅片的正面旋涂正性抗蝕劑，利用電子束曝光機進行直寫，再經過電鍍、去膠、打底金、漂鉻等工藝就得到所要制作微波帶片的掩模。然后，利用得到的掩模進行同步輻射X射線光刻復制。

5實驗結果

成功地實現了陰陽圖形互換技術。首先，利用電子束直寫成功制成了陽圖形微波帶片，然后用同步輻射X射線光刻技術復制成功陰圖形（大面積為不透光圖形）微波帶片。

第8篇：集成電路設計的流程步驟范文

文章編號：1005-913X（2015）08-0008-02

一、引言

繼上個世紀制造業成功全球大轉移之后，伴隨國際服務貿易的迅速發展，服務全球化已成為經濟全球化的主導力量，國際服務外包也成為新一輪全球產業大革命的趨勢。服務外包是指企業將價值鏈中原本由自身提供的具有基礎性的、共性的、非核心的業務外包給其他企業外部專業服務提供商來完成，以達到降低成本、增強企業核心競爭力的經濟活動。服務外包業按提供的服務內容，可分為商業流程外包（BPO）、信息技術外包（ITO） 和知識流程外包（KPO）。

據麥肯錫預測，2020年，全球服務外包市場整體收入將超過一百五十萬億美元。在此趨勢下，國際服務主要發包國一直在尋求最佳承接國以擴展其市場和提高國際競爭力。同時，廣大服務外包承接國也紛紛制定相關政策以抓住這個巨大發展機遇。中國作為新興的國際服務外國承接國，雖在近幾年發展迅速，但與印度等主要承包國家相比仍有一定的差距，需要進一步完善。

二、印度服務外包相關政策

（一）優惠的稅收和外資政策

制定優惠的稅收和外資政策，可以為承接離岸服務外包提供寬松的環境。印度政府在1986年就制定了《計算機軟件出口、軟件發展和軟件培訓政策》，對從事IT外銷的企業給予特別的優惠政策。例如，對從事該行業的企業所得稅實行5年減免5年減半，再投資部分3年減免等優惠。上世紀90年代，印度進一步推出“零賦稅”政策，出口軟件全部免稅，對生產的軟件產品不征收流轉稅。2000年3月起，印度政府在全國批準設立140個經濟特區，企業在10年期滿后還可通過經濟特區政策延續享受稅收優惠。2004年2月，印度政府了一項稅收聲明，為避免雙重征稅，跨國公司將其非核心業務外包至印度享受免稅。據有關資料顯示，在印度發展服務外包的成本要比中國低30%左右，企業負擔基本上是“零稅賦”，這在相當大程度上形成了承接服務外包的成本優勢（唐宜紅、陳非凡，2007）。為促進出口，印度頒布了《2005年經濟特區法案》，對經濟特區建設及特區內的企業實行第一個五年免交全部所得稅、第二個五年內減免50%所得稅、第三個五年免除再投資收益稅收等優惠政策。印度這些優惠的稅收政策，吸引了大批的跨國金融機構，均選擇印度作為外包的東道國。在目前的全球外包產業格局中，印度是最大的接包國家，其接包規模接近中國接包規模的十倍。

（二）嚴密的知識產權保護

主要軟件發包商在選擇承包商時，對于東道國的管理水平、商務和法律的國際規范有著很高的要求，尤其是對知識產權的保護問題。1847年印度頒布了第一部《版權法》，其后進行了多次修訂。1994年和1999年兩次修訂《版權法》，實現了與WTO中《與貿易有關的知識產權保護協議》的完全接軌。印度還注重檢查知識產權保護的執行效果： 1991年11月，印度組建了版權實施顧問委員會；1999年和2000年先后頒布了《國際版權規則》和《信息技術法》，對非法傳播計算機病毒、復制軟件等違法行為都規定了具體的懲治條款；2003年9月，成立了知識產權申訴委員會，負責受理專利、商標、設計及商標等案件的申訴；2004年，印度專利局從社會擇優錄取了63名專利審查官，并送往國家知識產權學院進行上崗前培訓；2005年，印度開始實施新的專利法，知識產權制度與國際體系全面接軌。在世紀末相繼通過了《版權法》《信息技術法》和《半導體集成電路設計法》。這些措施強化了保護知識產權的執行力度，使得印度軟件外包企業建立了良好的國際信譽。

（三）先進的科技園區建設政策

印度等主要服務外包承接國都設立了科技園區，并在這些地區提供了非常寬松的貿易和投資環境，為服務外包作出了巨大貢獻。印度軟件出口的70%以上都是來自軟件科技園區，早在1982年，英?甘地建立了第一個科技園，進行軟件、微電子等尖端技術的研發，為軟件產業發展奠定了基礎。1991年，在班加羅爾創建了全國第一個計算機軟件技術園區，其后又在馬德拉斯、孟買、加爾各答等地建立了18 個具有國際先進水平的軟件技術園區。園區的企業享受到多種優惠政策：如符合條件的軟件企業到2010年前為止免除公司所得稅（最高比例達90%）、允許設立100%外資獨資公司、購買國內資本貨物時免除消費稅等許多優惠政策。1999年，印度成立信息科技部，成為當時世界上少有的專門設立IT部門的國家之一。2000年印度還在硅谷設立了軟件園，為印度軟件對美國的出口及加強與美國金融、投資等機構的聯系做出了巨大貢獻。

（四）應用型人才培養政策

優秀的人才是服務外包成功的關鍵。印度政府十分重視人才的培養，培養了一大批優秀的服務外包人才。主要表現在：第一，依托知名高等院校培養軟件外包尖端人才。20世紀50年代，印度參照美國麻省理工學院的模式，在全國陸續建立了7所“印度理工學院”，印度高級軟件人才大都出自這些學校。第二，重視基礎外包人才的培養。班加羅爾除了十余家科研院所、名牌大學之外，還有近八十所小型工程技術學院。第三，獨立后，英語被列為印度的官方語言之一。1970年，印度政府啟動了質量改進工程（QIP），目的在于保障各層次技術教育機構的質量。

三、我國服務外包政策現狀及存在的問題

隨著服務外包對經濟增長貢獻的不斷加大，我國政府日益深刻地認識到服務外包發展的重要意義。為了提高我國服務外包的發展，我國政府和相關部委出臺了一系列扶持政策。但是與服務外包業發達的國家相比，我國目前服務外包部分政策的可操作性較差，存在著一定的差距。

（一）ITO 業務仍需擴展，BPO 有待突破

當前我國服務外包企業的業務類型仍然以信息技術外包（ITO）為主，占到了總規模的 86%，業務流程外包（BPO）為輔，占總規模的14%，其中以ITO業務為主的企業占到了71.4%，以BPO為主的企業占到19% 。ITO與BPO并重的企業占到了9.6%。76%的企業ITO業務超過70%，這些企業的ITO業務主要以軟件開發為主，一半以上的企業軟件開發占到了整個業務的70%的以上，另外，測試也是ITO業務的一種主要形式，36%企業的測試業務在10-30%之間，系統維護業務排在ITO 業務的第三位，有28%的系統維護業務在5-15%之間，本地化業務排在ITO 業務的第四位，有20%的企業本地化業務在5-15%之間。另外，在中國 BPO雖然剛剛起步，但是BPO 業務已經有了長足進步，無論從業務規模，還是從企業數量來看均占到了一定比例，并且發展速度較快（宋炳林，2013）。

（二）對日外包占據了半壁江山，歐美外包穩步發展，國內市場得到重視

我國服務外包排在前三位的市場是：日本49%、歐美30%、國內18%、其他地區3%，從以上的數據可以發現日本仍然是我國服務外包產業的最重要市場，不過來自歐美市場的外包份額正在穩步快速地上升，并且根據統計數據來看，一些優秀企業正在逐步將從事對日外包業務所積累的服務能力、財務資源投入到承接來自歐美的離岸外包業務，另一方面，更為值得關注的是國內市場也越來越得到了服務外包公司的重視，并且也在有計劃、有步驟地開發高端市場及優質客戶，其市場份額及重要性也在穩步上升，換個角度來看潛力巨大的國內市場機會一定不能錯失，服務外包企業通過承接海外業務，不斷增強自身的能力，也更有利于參與國內市場的競爭。

（三）外資企業占據較大比例，本土服務外包商嶄露頭角

外商獨資企業和民營企業仍然是我國服務外包企業的主力軍，其所占比重超過了80%，其中，外商獨資更是高達45%，這也說明服務外包產業正在逐步吸引更多的海外直接投資。另一方面，海外背景對服務外包企業進行市場開拓，為提升全球交付能力提供了良好的條件，同時，國有和國有控股公司占到了15%，股份制公司占到了5%。

四、發展服務外包業的對策

在經濟全球化的背景下，跨國公司是經濟全球化的主導力量。盡管我國是服務外包承接國的大國之一，但是與愛爾蘭、印度相比還有一定的差距。可見，借鑒印度等國的服務外包的成功經驗，進一步完善吸引外資的政策、法規具有重要的戰略意義。我國政府應從戰略高度上認識到承接服務外包的重要性和緊迫性，盡快建立有關部門協調管理機制，以便對服務外包予以統籌并實施宏觀指導和有效監管（吳潔，2007）。

（一）制定優惠的稅收和外資政策

優惠的稅收和外資政策，可以降低服務外包成本，成為吸引國家服務外包的重要因素之一。我國可以仿照給予高新技術企業的支持政策，為外包企業提供低息信貸，減免企業開展離岸外包的所得稅和營業稅，對用于提供外包所需的進口設備可以免征關稅及進口環節增值稅，積極推進服務外包商務環境（邢學杰，2009）。

（二）制定和完善服務產業配套政策

在園區內提供寬松的投資環境和良好的基礎設施，可以極大地激勵服務外包的發展。據鼎韜不完全統計，截至2010年全國建設（包括原有園區擴建等）了超過200 個的外包（或者以外包作為主要產業方向之一）園區，但是園區發展整體競爭力仍較薄弱。服務外包園區要想獲得持續發展，必須首先著眼于創新，并且不單是企業創新，而是政府、企業、大學科研機構等多元協同的園區集群式創新。同時，根據本地的區位優勢、產業基礎等特點差異化和專業化發展。